Топология - не тривиальная, если вдруг окажется что в чипе уж очень все хорошо (грубо то что там ~22% площади под шины питания и емкости отведено) - другое дело - но это из разряда "повезло". Тем более еще надо спор выиграть - а на сопле характеристик скорее всего хороших не будет.
Эй, а не тебе-ли достоверно известно сколько там под шины отведено, и как топологически разведено?!?! Типа руками же разводил?
Разводка платы ещё потерпит, а вот от шин камушка разгонный потенциал ещё как зависит. (а иногда и просто работоспособность)
Достоверно известно конечно, НО СЧИТАЕТСЯ НЕ ВСЕ (0.4-0.6 Ома ожидаемое сопротивление между VDD-VDD / GND-GND по диагонали чипа и порядка 25-50 пикогенри индуктивность - это если стать условно щупом в неподключенную пару PAD'ов на противоположных сторонах - это помню из расчетов для ESD, PAD'ов питания - 32 земли по периметру и 35 VDD верх-справа-снизу). К примеру - я приложил все усилия для того, чтобы по шина питания на частотах до 25 Ггц вела себя более как RC-цепь, уменьшив L-компонент, а на больших - уповаю на затухание ввиду увеличения R-компоненты, при этом уменьшив R-компонент и увеличив C (емкость чипа полная порядка 50-80 nF). Но - посчитать все-же резонансы в цепях питания чипа (внутри) - это - практически неподъемная задача, просто в количественном смысле - аналитически решить невозможно, а разбивая на элементы - их слишком много! Решения только частичные - в пределах ядра (<100 Ггц практически идеальные емкости > не моделировал ввиду просто отсутствия надобности) и стыковки ядер, и приблизительно в RDL-слое.... Как-же эти слоя между собой увяжутся - увидим на практике. Собственно я не видел чтобы кто-то и считал кроме для небольших по размерам аналоговых цепей полноценную модель, а для больших - видел только по постоянке I*R падение напряжения считают и пульсации в зависимости от емкостей (это я про primerail). Тут конечно-же может быть западло, очень неприятное, из-за которого скоростей не будет, а в худшем случае будет полный факап, хотя вероятность полного все-же небольшая - народ к примеру делает чипы вообще на это внимание не обращая - хотя правда и не такие прожорливые/плотные - хотя - те-же китайские чипы - им экстиматоров ic compiler'а хватило :-) и как-бы работают... хотя возможно могли и лучше работать.
Второе западло - это wirebond корпуса. Оценочные данные есть - ~1.5-1.8 nF индуктивность одного проводничка.
Третье западло - вариации тех процесса - каждая пластина и каждый чип на пластине имеет отклонения.
Четвертое западло - напряжения питания - чем выше - тем быстрее работаем, круче фронты потребления тока ==> больше амплитуда колебаний по шинам питания, бОльшие токи-КЗ и прочая лажа (аля токи проходящие через CC-емкости).
Вот как все это вместе повлияет - эээ - достаточно просто измерить - подали напряжение, клок и измерили, но очень трудоемко посчитать заранее! К слову все расчеты ожидаемого потребления - это 8 ядер с паразитными R+C+CC компонентами, _БЕЗ_ L (там они несущественные, RC компонента доминирует, по помехам аналогично - CC основное влияние - это емкости между трассами). С _L_ - их можно или приблизительно оценочные вытащить - но уже 8 ядер посчитать невозможно, или если правильно вынимать, учитывая реальные поля - тогда уже больше группы в несколько десяток ячеек не посчитать. Так что, как на самом деле будет - увидим - это-же очень интересно, причем мне в первую очередь, именно потому что в голове увяжется полученный на практике результат с ожиданиями - будет ясно, где думал правильно, а где нет!
А плату, чего изобретать велосипед, трёхслойка с проходами и конденсаторами у самого камушка.
И совсем не так страшен чёрт, а велосипед если и делать то в преобразователе напряжения, что бы спектр размазывать без ощутимых просадок питания, температуру камня поддерживать "правильную"
Он не страшен, если понятно, с чем имеем дело
))) А вдруг в чипе жесткий факап - и он грубо на 0.5 V будет работать только и малых токах ? ;-) А на большИх будет защелкиваться к примеру, я-же мог какие-нибудь самонаводящиеся грабли там установить, правда ? А у нас источник 0.6V минимум выдает, и, все в мусорник ? А вдруг неудачно так получилось - и у нас есть паразитные резонансы там, где мы их вовсе не ждали, и с этим тоже надо что-то делать ? С кондерами-то "вобщем" понятно что делать - но я постом хотел именно на это и указать - что между "вобщем" и деталями существенное расстояние однако. Ну и так далее - сценариев можно много повыдумывать - но к чему это ? А если 0.5V - то это плохо еще тем, что чем меньше напряжение - тем больше и разброс и аккуратнее надо источник делать....
Вот все эти вопросы работать сильно мешают :-) Трудно плату дизайнить под кота в мешке. Мы-же чип считаем успешным, даже если он в 2-3 раза от намеченных характеристик отойдет. То что будет выдержана спецификация четко - у меня уверенности нет абсолютно - не просто это.
)